新京报贝壳财经讯（记者张晓慧）5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，华为公司董事、半导体业务部总裁何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。

　　韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

　　华为官网显示，华为提出“逻辑折叠(LogicFolding)”等核心技术，构建贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能提升；芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，降低端到端执行时间；系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，降低系统通信时延。

　　主旨演讲中，何庭波介绍，基于韬(τ)定律，华为已成功设计并量产了381款芯片；将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术；预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。