华为使出杀手锏。
华为半导体团队的上千名工程师用6年时间进行研究，给出一个搅动行业的答案：未来十年半导体及电子系统的演进，应该由时间缩放指导，而非由几何缩放指导。
5月25日，华为抛出一项半导体领域的集成性成果——韬(τ)定律，试图解决摩尔定律遇到的“瓶颈”。当天，中国科学院科技论文预发布平台发表华为公司董事、半导体业务部总裁何庭波的署名论文《A Time Scaling Theory for Multi-Layer Electronic Systems》，系统性介绍了华为芯片研究范式的转向与应用成果。
论文中提到，六十年来，摩尔定律的几何缩放驱动了半导体行业的进程，但如今这一行业契约已经不再成立，行业的核心问题从“晶体管还能缩小多少”变为“应该缩放什么，以及以什么为目标进行缩放？”
有半导体行业人士在接受新京报贝壳财经记者采访时分析，就像摩尔定律的意义揭示了往后几十年半导体的发展方向是追求尽量小的晶体管尺寸，华为提出的韬(τ)定律给出了一个半导体行业发展的新方向——尽可能缩短时延。
为什么提出韬(τ)定律？
晶体管尺寸已接近物理极限，只能通过设计优化芯片性能
1965年，英特尔创始人之一戈登·摩尔提出著名预测“摩尔定律”：每隔约两年，集成电路（芯片）上可容纳的晶体管数量便增加一倍。
这一预测决定了过去几十年来半导体行业的发展。华为团队在论文里称：“在半导体行业的大部分历史中，核心任务只有一个：让晶体管变得更小。”
近年来，学术界普遍认为，晶体管尺寸已接近物理极限，摩尔定律放缓或面临失效。华为在论文中断言，摩尔定律决定半导体行业进程的行业契约已经不再成立。
“性能、功耗和面积是芯片的三个关键指标，当先进制程使晶体管的尺寸变小，可以全方位提升这三个参数，但当摩尔定律遇到瓶颈，晶体管的尺寸不再有明显变化时，只能通过设计来优化芯片的性能。”一位半导体行业研究人员向新京报贝壳财经记者分析。
华为如何突破瓶颈？
持续压缩信号传播时延，四个层面进行优化
何庭波简明扼要地给出解决方案：以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
以此为核心，华为构建了一个贯穿器件、电路、芯片到系统层面的多层级协同优化体系，以系统性降低时间常数τ为目标，驱动各层级性能、能效、晶体管密度的持续提升。
其中，器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，降低端到端执行时间；系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
这一理论开始应用了？
已设计并量产381款芯片，2031年剑指1.4纳米等效密度
2023年8月，华为Mate 60系列手机搭载了自研的麒麟9000S芯片，采用7纳米制程工艺，这也被解读为华为在芯片自研上取得的重大突破。
何庭波表示，2026年秋季即将面世的麒麟芯片，率先采用逻辑折叠技术，性能将大幅提升；预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
根据介绍，2020年5月到2026年5月，华为基于韬(τ)定律成功设计并量产了381款芯片，覆盖AI、汽车、工业、基础设施等领域的需求。
经过这些领域的验证，基于韬(τ)定律，在器件和电路层，晶体管密度将从155MTr/mm²提升到2031年的400+ MTr/mm²；芯片层，逻辑折叠技术已经在前沿的手机SoC（System on Chip，片上系统）上证明，关键路径频率、能效和密度可以在固定器件节点下继续提升；系统层，Unified Bus（系统互连架构）、Hi-ONE（近封装光学引擎）证明，数百微秒的通信时间可以被压缩到数百纳秒，且多机架AI集群可以作为单一一致机器进行行动。
韬(τ)定律对行业有何意义？
依靠尺寸微缩所带来的收益趋于平缓，行业共识规范化
对华为来说，芯片技术路线的转变有着特定的外部因素影响，比如，先进光刻设备受到限制，以及成本等现实考量。
华为在论文中谈到了半导体行业依靠摩尔定律表现出的局限：单纯依靠尺寸微缩所带来的收益已经趋于平缓；先进制程芯片的设计预算已超过每颗十亿美元；在最先进工艺节点上，单位晶体管成本也不再下降。
“华为选择的方向是现在学术界普遍认可和推进的方向，韬(τ)定律的提出将这一共识进一步规范化，构建了一套新的评价体系。”有半导体行业从业者在接受新京报贝壳财经记者采访时称。
