后摩尔时代，中国半导体人正在开辟新路径。
5月25日，华为公司董事、半导体业务部总裁何庭波首次对外提出“韬（τ）定律”，这是全球首个由中国企业发布的半导体产业演进底层规律。7月3日，中科院ChinaXiv预印论文平台显示，华为更新了《面向多层级电子系统的时间缩微理论》（即“韬定律”相关论文），新版本v2增加了更多细节论证，把“韬定律”进一步推进为可论证、可量化、可画出路线图的技术体系。
从发展的角度说，摩尔定律定义了半导体世界风云际会的60多年。其间，涌现了伟大的人物、天量的财富、卓越的公司，也有商业并购的明争、地缘格局的暗战。如今，半导体人遵循的、学习的这一个时代走向落幕。
摩尔定律是基于空间的，它的大前提是晶体管持续变小。如果说真的存在“文明锁”，那么在摩尔定律的框架下，这个上限已经到来，由于纳米尺度下的量子隧穿，人类在物理空间上的算力密度接近极限。于是，包括华为在内的巨头们正在探索创新方向。
《三体》对定律的理解是：定律是文明的底层逻辑，是科技发展的范式与基石，谁能发现掌握定律，谁就掌握了生存与未来。现在，华为要换个文明的赛道，进入新的范式。
韬光养晦：新版本更新了什么？
对比以“空间缩微”为核心的摩尔定律，“韬（τ）定律”强调的是“时间缩微”。在电路理论中，τ代表时间常数（Time Constant），即信号从一种状态切换到另一种状态所需的时间。τ越小，意味着电路响应越快、计算效率越高。
“韬定律”v1版本侧重于提出以系统时间常数τ为统一优化目标的理论框架，v2版本把这一概念推进为可论证、可量化、可画出路线图的技术体系。
在理论体系层面，新版论文将原有论述整合为逻辑分层更为清晰的8章完整体系，且v2版本在核心表述上更加严谨。
比如，v1摘要中的“LogicFolding在移动SoC上带来55%的晶体管密度阶跃式提升和41%的能效提升”，v2中将其改为“在固定器件节点下，带来55%的晶体管密度阶跃式提升和等性能下功耗降低41%，”变成了更偏可测量、可审计的工程化表达。同时，τ scaling理论部分新增了可视化图和更正式的公式解释。
（τ scaling 图源：论文图示）
此次更新着墨最多的地方在LogicFolding（逻辑折叠）这一核心工程概念上，而逻辑折叠是“韬定律”最关键的创新点之一。
比如，v2版深度阐释了逻辑折叠中的“齿比（gear ratio）”概念，揭示了当混合键合间距接近顶层金属布线尺寸时，3D设计空间可从传统的“宏块级离散优化”转向“单元级连续优化”，从而突破了传统3D堆叠仅能按功能块分层的局限，实现了全局最优的垂直逻辑划分。
简单来说，逻辑折叠不只是“把芯片叠起来”，而是把上下两层当成近似连续的电路设计空间来协同优化。v2把逻辑折叠从一种3D堆叠工艺，进一步定义成一种面向电路级协同设计的方法论。并且，论文还体现出，华为并不是单纯追求最激进的3D集成方案，而是在先进封装、混合键合、设计工具和量产可行性之间寻找折中路线。
不仅如此，华为还增加麒麟芯片平台的更多细节，包括麒麟平台结构图、键合截面图和麒麟芯片的晶体管密度。这不仅证明了逻辑折叠已经从概念进入具体实现形态，还给出未来5年内更细节的麒麟芯片路线图。
（麒麟芯片路线图图源：论文图示）
此外，v2版论文进一步细化了全场景技术演进路线图。比如在AI系统侧，v1已经明确了三层方案——Unified Bus、Hi-ONE、3D Folding。v2新增了总括性解释和更多图示，把三者的作用关系说得更清楚：Unified Bus消除多层协议开销，压缩跨节点通信时延；Hi-ONE通过近封装光I/O压缩物理传输延迟；3D Folding通过把原本受边缘限制的资源迁移到表面，解决N²-vs-N的几何扩展矛盾。三者共同目标是让大规模AI集群像一个逻辑整体一样运行。
这意味着，“韬定律”已经从芯片层扩展到AI集群层，这不是单点技术，而是从电路、封装、互连到系统架构的一整套时间压缩方法。
惊“韬”骇浪：麒麟和昇腾进化
“韬定律”本身并不孤立存在，它是华为整个生态构建的顶层理论框架。基于此，华为的产业体系也在快速发展。其中，麒麟芯片是“韬定律”在移动SoC上的样本，昇腾则是其面向AI数据中心和大规模算力集群的系统级落点。
作为“韬定律”在移动终端的重要实证，麒麟芯片备受关注。何庭波此前在接受媒体采访时透露，2026年秋季，华为将发布新的麒麟手机芯片，这是第一个完整的“韬芯片”，从性能、集成度、晶体管密度等方面看，相比上一代，提升是“跳跃性”的。外界预测，搭载完整逻辑折叠技术的新一代麒麟芯片将随华为Mate 90系列在今年秋季正式商用。
v2论文显示，从麒麟2026开始，麒麟芯片切入LogicFolding架构，其晶体管密度从上一代的155MTr/mm²跃升至238MTr/mm²，并表示这一提升幅度过去通常需要约三年几何缩放才能实现。将麒麟2026芯片与2025年麒麟9030 Pro放在同一成熟制程节点下对比显示，性能核最高频率提升近13%，在等性能目标下功耗降低41%。这意味着，华为试图通过三维电路重组，在制程节点受限的情况下继续释放芯片性能。
（麒麟芯片对比图图源：论文图示）
通俗来说，过去芯片升级更多是把“平面地图”画得更精细，LogicFolding则是把这张地图折叠成上下多层，让关键电路之间的距离更短，信号少走弯路，从而降低延迟和功耗。按照论文中的路线，麒麟2026仍只是相对保守的第一步，未来LogicFolding将从局部关键路径折叠，走向三层、四层甚至更多层的全局折叠，推动晶体管密度向400 MTr/mm²以上演进。
另一方面，v2版本论文继续将昇腾（Ascend）放入“韬定律”的AI数据中心路线图中。论文称，在2030年前后，Ascend SuperPoD产品线，包括2025年的Ascend 910C、2026年的Ascend 950以及后续Ascend 990，将主要依靠chiplet、2.5D fan-out、micro-bump和标准间距混合键合等成熟技术推进。到约2030年，Ascend 990将把LogicFolding引入AI加速器类别，此后3D Folding将成为2035年前硬件集成度提升的重要路径。
在AI算力竞争加速进入系统化阶段的背景下，华为昇腾体系正在从单一芯片产品快速演进为覆盖芯片、服务器、软件栈与行业解决方案的完整AI基础设施体系。公开信息显示，2025年华为的昇腾生态开发者总规模已超过400万，整体来看，华为正在通过“芯片+系统+生态”的组合方式，将算力能力嵌入到更广泛的行业生产系统之中。
而麒麟芯片和昇腾集群的成功落地，也为整个半导体产业链带来价值重估信号。芯片竞争的焦点正从单纯的“制程微缩”转向“系统级时延优化”，这一路线高度依赖先进封装与3D堆叠技术，直接推升了混合键合、TSV以及原生3D EDA工具链的战略地位。尽管目前业内仍面临现有主流EDA工具缺乏原生仿真支持、多层有源层堆叠积热等工程挑战，但v2版论文补充的工程约束与热管理策略，已为上下游厂商提供了可遵循的适配标准。
“韬”滔不绝：重塑半导体格局
随着全球半导体产业进入后摩尔时代，从政策取向与产业演进趋势来看，未来五年半导体产业的支持逻辑，将从单一的制程突破，转向“先进制程+先进封装+系统架构+AI应用”的系统性竞争。
如果将未来十年作为一个完整的发展周期来看，一位业内人士向21世纪经济报道记者分析道，“韬定律”的发展路径大致可以划分为三个阶段：技术突破期、产业落地期和生态引领期。
第一阶段是2026年至2028年的技术突破期。这一阶段的核心任务是完成技术验证，证明“韬定律”能够突破传统依赖制程微缩的发展路径，通过Logic Folding（逻辑折叠）、三维协同设计以及系统时间常数（τ）优化，实现芯片性能和能效的持续提升。
未来几年，相关技术将率先应用于旗舰手机芯片和AI芯片，并推动EDA工具、编译器和软件系统的逐步完善，建立围绕“时间缩微”的全新设计方法论。如果能够顺利完成这一阶段的验证，将意味着在先进制程放缓的背景下，芯片产业依然能够依靠系统级创新实现持续演进，为后续产业化奠定基础。
紧接着，2029年至2032年的产业落地期，则是扩大成果的阶段。随着技术成熟，“韬定律”将逐步向规模化应用，推动芯片设计理念发生转变。围绕芯片架构、Chiplet、先进封装、软件调度、AI编译器等多个环节进行全栈协同优化。
Logic Folding有望成为新一代芯片设计的重要能力，与Chiplet、3D封装等技术深度融合，形成覆盖手机、AI服务器、智能汽车、机器人等多个终端的统一技术体系。届时，产业竞争的核心也将从更先进的制程，逐步转向构建效率更高的系统。
远期，2033年至2036年这一阶段有望成为生态引领期。如果前两个阶段顺利推进，“韬定律”的影响力将进一步从企业内部扩展至整个产业生态。围绕时间缩微和系统效率优化的新理论有望进入高校课程和科研体系，EDA厂商、IP供应商、设备企业、封测企业及产业链上下游共同完善相关工具和标准，推动形成更加成熟的产业生态。
在此基础上，国际学术界和产业界也可能围绕系统时延优化、时间缩微等方向建立新的研究体系和评价标准。届时，“韬定律”有望从华为提出的一项创新理论，逐步成长为后摩尔时代的重要技术路线之一，为未来计算产业的发展提供新的增长路径。当然，这一发展蓝图仍需在国家战略规划下经历持续的工程验证、产品迭代和行业采纳，其最终影响仍有待未来十年的产业实践进一步检验。
此前，中国在全球产业格局中长期扮演跟随者、追赶者的角色。在AI半导体的大背景之下，产业竞争进入深水区，历史上谁率先迈出一步是值得学习的，但中国产业也不乏原创性的勇气，保持长期创新、持续投入和不断演进的能力，是接下来在全球AI格局中的制胜关键。
流水不争先，争的是滔滔不绝。
