7月22日，华为心声社区转发了《人民日报》对何庭波的专访文章，华为创始人任正非亲自撰写代序《道可，道非，常道》，完整发表对韬（τ）定律的权威定调。任正非表示：“道可，道非，常道。τ定律是华为可以选择的唯一一条突围道路。”

　　他表示，其他厂家是有多条道路可选择的。华为为了逃生、活着、活下去、活得好，数万名员工6年来不断迭代，走出了一条已经成熟的道路。“不是为了去颠覆什么，取代什么，而是找到了可以选的一条路。我们与高级社团交流时选择‘只阐述，不激辩’”。

　　今年5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS 2026上，华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲，系统阐释韬(τ)定律。按照这一思路，半导体与电子系统的持续演进不再单纯依赖晶体管尺寸缩小，而是通过逻辑折叠、全栈软硬芯协同、系统互联重构等方式，持续降低时间常数τ。

　　半导体产业过去数十年的高速发展，很大程度上建立在摩尔定律所代表的几何缩微路径之上。通过不断缩小晶体管尺寸，芯片在单位面积内容纳更多晶体管，从而获得更高性能和更低成本。然而，随着工艺演进逼近物理极限，晶体管继续缩小所带来的成本红利逐渐减弱，传统路径面临越来越高的技术门槛和经济压力。

　　在这一背景下，华为提出韬(τ)定律，试图以“时间缩微”替代传统的“几何缩微”。所谓“时间缩微”，核心在于持续压缩信号传播时延，通过降低系统各层级的时间常数τ，推动性能、能效和晶体管密度继续提升。与传统路径相比，韬(τ)定律并不把重点仅放在尺寸变小，而是将器件、电路、芯片和系统纳入统一优化框架，强调跨层级协同带来的整体效率提升。

　　在器件层面，韬(τ)定律关注晶体管、互连电阻以及寄生电容等底层因素，通过优化器件级时间常数，为性能提升打下基础。在电路层面，华为提出逻辑折叠技术，试图突破传统二维平面布局的物理边界。据介绍，逻辑折叠可以显著缩短关键路径的走线长度，降低信号传播过程中的电阻和电容负载，从而带来晶体管密度和电路性能的提升。

　　何庭波介绍，在过去六年的实践中，基于韬(τ)定律，华为已设计并量产381款芯片，覆盖千行百业需求。其中，将于2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术，性能大幅提升。按照华为的预期，到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

　　此前，华为副董事长、轮值董事长徐直军在接受采访时表示，在华为内部，“韬定律”也被称为“何式定律”。华为所有产品都能基于国产设计、制造并规模供应，真正实现彻底不依赖。